本文由半導(dǎo)體產(chǎn)業(yè)縱橫（ID：ICVIEWS）編譯自eetime

在半導(dǎo)體技術(shù)領(lǐng)域，一個集成電路不僅可以在正面形成，還可以在背面形成的時代即將到來。

imec于2018年發(fā)布的CFET（互補(bǔ)場效應(yīng)晶體管）一直被視為繼FinFET和GAA之后，前景光明的下一代場效應(yīng)晶體管。然而，在今年的VLSI研討會上，北京大學(xué)發(fā)布的“倒裝堆疊晶體管（FFET）”卻引起了廣泛關(guān)注。

FET的發(fā)明和發(fā)展歷史

2025年是場效應(yīng)晶體管誕生100周年。

圖 1：場效應(yīng)晶體管 (FET) 發(fā)明 100 周年。來源：VLSI Symposium 2025，特別研討會，Kazuhiko Endo 教授（東北大學(xué)）

場效應(yīng)晶體管（FET）是一種利用半導(dǎo)體內(nèi)部產(chǎn)生的電場來控制電流的晶體管。其基本原理由美國物理學(xué)家朱利葉斯·埃德加·利利菲爾德于1925年發(fā)明并獲得專利。然而，由于當(dāng)時的技術(shù)水平，F(xiàn)ET難以實(shí)現(xiàn)，因此這個想法在很長一段時間內(nèi)都未能投入實(shí)際應(yīng)用。

大約35年后，1960年，貝爾實(shí)驗室的馬丁·阿塔拉（Martin Atalla）和達(dá)翁·康（Dawon Kahng）發(fā)明了金屬氧化物半導(dǎo)體場效應(yīng)晶體管（MOSFET），并在世界上首次成功使其運(yùn)行。這種MOSFET成為后續(xù)半導(dǎo)體產(chǎn)業(yè)發(fā)展的基礎(chǔ)，并成為支撐集成電路巨變的根本技術(shù)。

MOSFET技術(shù)不斷發(fā)展，1971年，英特爾發(fā)布了用于計算器的“4004”處理器，該處理器采用了PMOS技術(shù)。1972年，英特爾又發(fā)布了“8008”處理器，該處理器采用了NMOS技術(shù)，能夠進(jìn)行更復(fù)雜的計算。

但是，“4004”采用以空穴為載流子的PMOS結(jié)構(gòu)，因此工作速度較慢；“8008”采用以電子為載流子的NMOS結(jié)構(gòu)，雖然可以實(shí)現(xiàn)高速工作，但存在功耗高的問題。

為了應(yīng)對這一問題，美國RCA公司的弗蘭克·萬拉斯（Frank Wanlass）于1963年發(fā)明的CMOS（互補(bǔ)MOS）技術(shù)引起了人們的關(guān)注，該技術(shù)比PMOS和NMOS更早出現(xiàn)。CMOS是一種將PMOS和NMOS成對組合在一起的技術(shù)，可同時實(shí)現(xiàn)低功耗、高速運(yùn)行和高集成度。CMOS技術(shù)最初發(fā)明時，由于制造復(fù)雜性，并未得到廣泛應(yīng)用，但其真正價值很快得到了重新評估。

從“重塑CMOS”到FinFET和GAA時代

20世紀(jì)80年代，隨著VLSI（超大規(guī)模集成電路）時代的到來，CMOS占據(jù)了主導(dǎo)地位。CMOS標(biāo)志著半導(dǎo)體技術(shù)飛速發(fā)展的轉(zhuǎn)折點(diǎn)，這是因為CMOS電路的微型化使得同時實(shí)現(xiàn)高速化、低功耗化和高集成度成為可能。

這一演變的理論基礎(chǔ)是IBM的羅伯特·H·丹納德（Robert H. Dennard）于1974年提出的“丹納德縮放定律”。丹納德證明，通過以一定的速率降低晶體管的尺寸和電壓，可以提高運(yùn)行速度等性能，同時降低功耗。

此后，半導(dǎo)體行業(yè)一直遵循這一“縮放定律”不斷推進(jìn)微型化。然而，自2000年代中期以來，這一定律已達(dá)到其物理和電氣極限。即使進(jìn)一步微型化，運(yùn)行速度也不再按比例提高。

為了克服這一挑戰(zhàn)，業(yè)界不斷探索新技術(shù)。2011年，英特爾成功量產(chǎn)采用FinFET（一種三維晶體管）的處理器。此外，2022年，三星電子成為全球首家在3納米工藝中量產(chǎn)采用環(huán)繞柵極（GAA）結(jié)構(gòu)的邏輯半導(dǎo)體的公司。2025年，臺積電將緊隨其后推出2納米工藝，英特爾也將緊隨其后推出其“18A”工藝。

因此，2025年將是新型晶體管結(jié)構(gòu)“GAA”應(yīng)用開花的一年。下面，筆者將詳細(xì)探討GAA發(fā)展至今的歷史歷程。

三星的GAA技術(shù)

三星的YY Masuoka在VLSI會議上以《GAA “G”enuine “A”rchitecture for “A”I generation》為題發(fā)表演講。

根據(jù)Masuoka的研究，關(guān)于GAA的首次演講是在2002年的VLSI研討會上進(jìn)行的（圖2）。此后，與GAA相關(guān)的演講數(shù)量一直在波動，但自2020年以來一直呈上升趨勢，2022年，三星開始量產(chǎn)配備GAA的邏輯半導(dǎo)體。此外，預(yù)計臺積電和英特爾將在2025年效仿。

圖 2：自 2002 年 GAA 論文發(fā)表以來 20 年的量產(chǎn)情況。來源：VLSI Symposium 2025，特別研討會，YY Masuoka（三星）

如圖 3 所示，GAA 的優(yōu)勢已通過 SRAM 驗證。如圖所示，隨著技術(shù)節(jié)點(diǎn)的進(jìn)步，SRAM 的密度每代都需要增加 1.5 到 2 倍，但通過將 FET 從平面型轉(zhuǎn)換為 FinFET，再轉(zhuǎn)換為 GAA，可以降低 SRAM 單元高度，同時增加晶體管 Weff（有效溝道寬度）。因此，通過從 FinFET 轉(zhuǎn)換為 GAA，可以將 SRAM 的密度提高約 20%。

Masuoka 在這張幻燈片上得出的第一個結(jié)論是“GAA 是未來芯片擴(kuò)展的必需品。

圖 3 結(jié)論 1：GAA 是未來實(shí)現(xiàn)芯片擴(kuò)展的必需品。 來源：VLSI Symposium 2025，特別研討會，YY Masuoka（三星）

GAA 是 PPA 增強(qiáng)的必要條件

接下來，Masuoka 展示了通過將晶體管結(jié)構(gòu)從 FinFET 轉(zhuǎn)換為 GAA，可以將 SRAM 性能提高 20% 以上，將局部失配減少 10% 以上，并將待機(jī)漏電流降低 30% 以上（圖 4）。換句話說，通過采用 GAA，可以同時改善 PPA（功耗、性能和面積）。

Masuoka 在這張幻燈片上的第二個結(jié)論是“GAA 是 PPA 增強(qiáng)的必要條件。 ”

圖4 結(jié)論-2，GAA 對于 PPA 增強(qiáng)至關(guān)重要。來源：VLSI Symposium 2025，特別研討會，YY Masuoka（三星）

Masuoka進(jìn)一步表示，三星將在2022年全球率先開始量產(chǎn)采用GAA的邏輯芯片，臺積電和英特爾將在2025年緊隨其后，而Rapidus也計劃在2027年量產(chǎn)GAA。在結(jié)論3中，他總結(jié)道：“現(xiàn)在GAA已經(jīng)實(shí)現(xiàn)?！保▓D5）。

益岡最終的結(jié)論是，這將是GAA未來100年的關(guān)鍵轉(zhuǎn)折點(diǎn)，并強(qiáng)有力地發(fā)出“GAA將引領(lǐng)另一個奇跡。 ”（圖6）。

圖5 結(jié)論-3，現(xiàn)在GAA已經(jīng)實(shí)現(xiàn)。來源：VLSI Symposium 2025，特別研討會，YY Masuoka（三星）

圖6 結(jié)論：GAA 將引領(lǐng)另一個奇跡。來源：VLSI Symposium 2025，特別研討會，YY Masuoka（三星）

那么，GAA的未來又將如何發(fā)展呢？

其中一項領(lǐng)先的候選技術(shù)——北京大學(xué)吳恒教授公布的“倒裝堆疊晶體管”（Flip FET）——引起了廣泛關(guān)注。

中國論文數(shù)量快速增長

圖 7顯示了 VLSI 研討會上技術(shù)（設(shè)備/工藝）和電路領(lǐng)域按地區(qū)提交和接受的論文數(shù)量。

首先，從圖7A中各地區(qū)投稿論文數(shù)量的趨勢來看，可以明顯看出，中國的投稿數(shù)量自2021年左右以來持續(xù)快速增長，到2025年更是達(dá)到了驚人的283篇。同時，從圖7B中錄用論文數(shù)量來看，中國共提交了50篇論文，位居第三，僅次于第一名的美國（56篇）和第二名的韓國（55篇）。然而，考慮到中國近年來的顯著增長，2026年后中國躍居第一的可能性很大。

接下來，圖8顯示了技術(shù)與電路領(lǐng)域論文總數(shù)排名前11的機(jī)構(gòu)。中國在這方面的表現(xiàn)同樣引人注目，北京大學(xué)排名第4（12篇論文），清華大學(xué)排名第6（8篇論文），澳門大學(xué)和復(fù)旦大學(xué)均位列第11（各5篇論文），取得了長足的進(jìn)步。

圖8：技術(shù)與電路領(lǐng)域論文被接受數(shù)量最多的Top 11機(jī)構(gòu)。來源：作者根據(jù)2025 VLSI Symposium新聞發(fā)布會資料制作

簡而言之，中國高校在國際半導(dǎo)體會議VLSI研討會上的影響力正在迅速提升。此外，在中國高校的演講者中，有很多二三十歲的年輕研究人員。換句話說，可以說，中國的年輕力量主導(dǎo)了今年的VLSI研討會。

3D堆疊晶體管的歷史和北京大學(xué)倒裝堆疊晶體管的出現(xiàn)

北京大學(xué)吳恒教授表示，2025年將是自2004年首次演示3D堆疊CMOS以來的大約20年（圖9）。在此期間，2005年成功演示了3D堆疊FinFET，2009年歐洲CEA-Leti演示了第一塊3D堆疊12英寸晶圓。

圖 9 3D 堆疊 FET 的歷史。來源：VLSI Symposium 2025，T10-3，吳恒（北京大學(xué)），幻燈片“在 300 毫米晶圓上首次實(shí)驗演示倒裝 FET（FFET）中的雙面 N/P FET，用于亞 1nm 節(jié)點(diǎn)的堆疊晶體管技術(shù)?！?/p>

隨后，在2018年的VLSI研討會上，imec發(fā)布了CFET（互補(bǔ)場效應(yīng)晶體管），這是一種垂直配置的PMOS和NMOS。在臺積電等尖端邏輯半導(dǎo)體制造商的路線圖上，CFET排在GAA之后。換句話說，在FinFET和GAA之后，F(xiàn)ET將進(jìn)入CFET時代，這似乎已成為半導(dǎo)體行業(yè)的共識。

然而，就在這其中，北京大學(xué)吳恒教授團(tuán)隊在2024年VLSI研討會上提出了一種名為倒裝堆疊晶體管（FFET）的新型3D堆疊晶體管概念，并于2025年宣布成功演示了其運(yùn)行。

在下一節(jié)中，筆者將解釋Flip FET概念背后的技術(shù)背景。

2nm及后續(xù)采用的GAA和背面電源

在2nm及以后的工藝中，F(xiàn)ET將從GAA過渡到CFET，并將采用背面電源輸送網(wǎng)絡(luò)（BSPDN）作為布線技術(shù)（圖10）。

圖 10 晶體管從 GAA 變?yōu)?CFET，布線至 BSPDN 。來源：VLSI Symposium 2025，T10-3，吳恒（北京大學(xué)），幻燈片來自“在 300 毫米晶圓上對倒裝場效應(yīng)晶體管 (FFET) 中的雙面 N/P FET 進(jìn)行首次實(shí)驗演示，用于亞 1nm 節(jié)點(diǎn)的堆疊晶體管技術(shù)。”

BSPDN是一種在晶圓表面形成晶體管和信號布線，然后在晶體管背面構(gòu)建電源線的技術(shù)。英特爾將這項技術(shù)稱為“Power Via”，預(yù)計從“18A”工藝開始采用。

需要 BSPDN（或 Power Via）的主要原因有兩個：

第一，傳統(tǒng)的供電方式是從晶體管和信號線的上方供電，在較長的供電路徑上容易產(chǎn)生電壓下降。而通過從背面直接供電，可以顯著降低電壓下降。

第二，過去，晶體管上方有十幾層的信號線和粗電源線混雜在一起，信號線和電源線很容易相互干擾，給布線設(shè)計帶來了很大的限制。通過將晶圓正面的信號線與背面的電源線分開，可以消除兩者之間的干擾，從而可以提高晶圓正面的布線密度。

Flip FET 背后的理念

如上所述，BSPDN 有望在 GAA 世代中得到全面應(yīng)用。在此背景下，我們將使用圖 11解釋Flip FET 背后的概念。

圖 11：如果我們不僅制作電源線，還在背面制作信號線和場效應(yīng)晶體管 (FET) 會怎樣？來源：VLSI Symposium 2025，T10-3，吳恒（北京大學(xué)），幻燈片來自“在 300 毫米晶圓上首次實(shí)驗演示倒裝場效應(yīng)晶體管 (FFET) 中的雙面 N/P FET，用于亞 1 納米節(jié)點(diǎn)的堆疊晶體管技術(shù)?！?/p>

從 2nm 開始采用 BSPDN。

如果要在背面創(chuàng)建電源線，那么創(chuàng)建信號線（背面信號）不就可以了嗎？

還有一個想法是在背面安裝某種裝置。

既然已經(jīng)走到這一步，如果還在背面創(chuàng)建電源線、信號線和 FET 會怎么樣？

這樣一來，就設(shè)計出了在正面制作FET和信號線，在背面制作FET、信號線和電源線的方案。那么，為了實(shí)現(xiàn)這個想法，究竟采用了什么樣的工藝呢？

令人驚嘆的Flip FET工藝

將參考圖描述在正面和背面形成FET的工藝。

圖 12. 在正面 (FS) 和背面 (BS) 分別形成 FET 。來源：VLSI Symposium 2025，T10-3，吳恒（北京大學(xué)），幻燈片來自“在 300 毫米晶圓上對倒裝 FET（FFET）中的雙面 N/P FET 進(jìn)行首次實(shí)驗演示，用于亞 1nm 節(jié)點(diǎn)的堆疊晶體管技術(shù)?！?/p>

（1）采用自對準(zhǔn)有源技術(shù)形成場效應(yīng)晶體管（FET）溝道區(qū)。（2）形成元件隔離（淺溝槽隔離，STI）結(jié)構(gòu)。（3）在正面形成NMOS晶體管及其布線層。（4）將另一片晶圓鍵合到已經(jīng)形成的硅晶圓上。（5）將晶圓倒裝，這是該工藝的關(guān)鍵點(diǎn)。（6）倒裝后，對上層晶圓進(jìn)行減薄。（7）進(jìn)一步去除硅，露出有源層。（8）在背面形成PMOS晶體管及其布線層。

這項技術(shù)之所以被稱為“Flip FET”，是因為它包含了鍵合后倒裝晶圓的工藝。實(shí)際上，我們利用Flip FET工藝在晶圓正面形成了FinFET NMOS，在背面形成了FinFET PMOS（圖13）。NMOS和PMOS的性能都很好（圖14）。

圖 13：在正面形成 NMOS，在背面形成 PMOS 。來源：VLSI Symposium 2025，T10-3，吳恒（北京大學(xué)），幻燈片來自“在 300 毫米晶圓上對倒裝場效應(yīng)晶體管 (FFET) 中的雙面 N/P FET 進(jìn)行首次實(shí)驗演示，用于亞 1nm 節(jié)點(diǎn)的堆疊晶體管技術(shù)。”

圖 14 確認(rèn) PMOS 和 NMOS 的操作。來源：VLSI Symposium 2025，T10-3，吳恒（北京大學(xué)），幻燈片“在 300 毫米晶圓上首次實(shí)驗演示倒裝場效應(yīng)晶體管 (FFET) 中的雙面 N/P FET，用于亞 1 納米節(jié)點(diǎn)的堆疊晶體管技術(shù)?！?/p>

倒裝堆疊晶體管（Flip FET）的應(yīng)用和未來展望

吳恒教授提出了一種在背面形成PMOS和布線層，然后在正面形成NMOS和布線層的工藝，以解決Flip FET應(yīng)用的熱預(yù)算問題。在該方法中，晶圓鍵合和倒裝操作進(jìn)行了兩次（圖15）。

圖 15 在 BS 上創(chuàng)建 PMOS，然后在 FS 上創(chuàng)建 NMOS 的過程[點(diǎn)擊放大] 資料來源：VLSI 研討會 2025 幻燈片，T10-3，吳恒（北京大學(xué)），“在 300 毫米晶圓上首次實(shí)驗演示倒裝場效應(yīng)晶體管 (FFET) 中的雙面 N/P 場效應(yīng)晶體管，用于亞 1 納米節(jié)點(diǎn)的堆疊晶體管技術(shù)?！?/p>

接下來，應(yīng)用相同的Flip FET工藝，在正面和背面制作CMOS結(jié)構(gòu)，并對其工作特性進(jìn)行評估（圖16）。吳恒教授課題組在T22-4技術(shù)專場做了關(guān)于此主題的專題報告。

圖 16 演示使用倒裝 FET 在兩側(cè)形成 CMOS 。來源：VLSI Symposium 2025，T10-3，吳恒（北京大學(xué)），幻燈片來自“在 300 毫米晶圓上首次實(shí)驗演示倒裝 FET（FFET）中的雙面 N/P FET，用于亞 1 納米節(jié)點(diǎn)的堆疊晶體管技術(shù)?！?/p>

此外，吳恒教授計劃將Flip FET技術(shù)應(yīng)用于亞1納米節(jié)點(diǎn)，其路線圖如圖17所示。同課題組的彭萬躍教授在技術(shù)分會T22-3上對該路線圖進(jìn)行了詳細(xì)的展示。

吳恒教授以圖18結(jié)束了他的演講。阿波羅計劃將火箭降落在月球正面，但未來或許可以登陸月球背面。同樣地，他總結(jié)道，在半導(dǎo)體技術(shù)領(lǐng)域，一個集成電路（IC）不僅可以在正面形成，還可以在背面形成的時代即將到來。

圖 17：CMOS 路線圖上的倒裝場效應(yīng)晶體管 (FFET)。來源：VLSI 研討會 2025，T10-3，吳恒（北京大學(xué)），幻燈片來自“在 300 毫米晶圓上首次實(shí)驗演示倒裝場效應(yīng)晶體管 (FFET) 中的雙面 N/P 場效應(yīng)晶體管，用于亞 1 納米節(jié)點(diǎn)的堆疊晶體管技術(shù)?！?/p>

圖 18 未來將在晶圓的兩面創(chuàng)建 IC。來源：VLSI Symposium 2025，T10-3，吳恒（北京大學(xué)），幻燈片來自“在 300 毫米晶圓上首次實(shí)驗演示倒裝場效應(yīng)晶體管 (FFET) 中的雙面 N/P FET，用于亞 1 納米節(jié)點(diǎn)的堆疊晶體管技術(shù)?！?/p>

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